如何提高DSP的设计效率02

用DSP 综合技术进行算法实施

　　支持DSP综合和自动优化架构的工具（如 Synplicity的Synplify DSP工具）能提供设计优势，从而有助于在 FPGA和ASIC上顺利实现设计。在DSP综合步骤之前，用户不必定义目标器件并做出架构优化选择。DSP综合引擎随后可从算法模型开始综合RTL优化实施方案。

　　我们特别要注意时序优化（Retiming）和折叠（Folding）选项。时序优化选项使我们能修改架构以使用流水线形式和其他技术来达到理想的性能目标，但会造成输出时延。折叠选项使设计方案能共享硬件，但会降低吞吐能力(即要在资源利用率和最大采样率之间进行平衡取舍)。

表2 串行化和硬件共享使65-tap FIR滤波器的实施方案占用面积缩减了一半

 

 

 

 

 

 

 

 

• 　　表示面积单位的量度为2.8平方纳米，这大约是双输入NAND门的大小。
• 　　乘法器用逻辑（门）实施。
• 　　提取的存储器为双端口。

　　架构实现

　　自动DSP综合引擎的优势在于，它能快速实现多种架构和目标技术。这种设计空间实现过程有助于显著优化解决方案，特别是在我们需要考虑在多种 FPGA 和 ASIC技术上实现DSP算法时会特别有用。

　　以下我们给出一个时序优化和折叠优化范例，看看这两个选项如何在速度与占位面积间做

出重要的取舍。首先，我们在Virtex-4 FPGA中生成4个10 MHz 64-tap FIR滤波器：其中1个作为基准，另外3个采用不同的折叠因数（folding factors），用来在不同程度上缩减面积占用。我们用Synplify DSP RTL的逻辑综合技术来生成结果如表1所示。

　　表2中给出了对于相同设计的 ASIC 实现方案的类似分析数据。我们从中可以看出在采用90纳米技术情况下，完全并行与完全串行两种极端实施方案相对比的面积差值。

　　我们从表2中可以明显看出，在更低的采样率且允许共享硬件的情况下，DSP综合技术能自动缩减面积占用。此外，强大的ESL功能则能通过利用更高的时钟频率更方便地在各种技术上实现。同时，由于我们可在统一的算法模型基础上开展工作，因此无须改变模型 或重新验证模型。

　　结论

　　上述简单 FIR 范例反映出，DSP 综合技术有助于我们快速高效地根据相关性能与占用面积的准确仿真进行架构权衡。这样，用户就有了实现多种架构的可能性，其中包括定点设计考虑事项等重要实施细节，同时还能高效获取有用的性价比数据。这样，我们就能在高级算法基础上实现最佳 FPGA 与 ASIC 实施方案，同时尽可能缩短设计时间。

　　EDA 行业似乎正向着实现初期 ESL 设计优势的方向发展，既要发挥针对硬件原型设计的集成式设计流程的优势，又要充分利用发货系统。

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