基于分布式算法和FPGA实现基带信号成形的研究

1101 -1 -0.97 -0.80 -0.50 -0.13 0.27 0.66 1 1110 1 1.17 1.25 1.26 1.21 1.13 1.06 1 1111 1 0.96 0.93 0.91 0.91 0.93 0.96 1将表1中每一行的值转化为二进制补码形式，写入寻址宽度为3位的16位值找表中。此查找表带有使能端，当使能端为高电平时，输出端选中数据，否则输出端为高阻态。这种查找表对于时钟上升沿的延时最大为14.5ns，而输入信号的码元周期为230ns，所以能够很好地满足系统的要求。

4 设计结果

用FLEX10k30A器件实现成形滤波器，将得到的输出数据转化为十进制数，并画出相应的波形。当输入信号为“1010001”时，成形信号的时域波形如图5所示。

    由图5可以看出，在各个取样点码之间串扰很小，达到了基带信号成形的目的。

本设计基于分布式算法思想，在时域上对基带信号直接成形。利用FPGA丰富的查找表资源，提出了一种高效的成形算法。通过FPGA验证，证明工作正常，性能良好

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